- 24萬-48萬/年
- 深圳
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- 3年以上
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- 碩士
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- 全職
職位誘惑: 全額五險(xiǎn)一金,補(bǔ)充商業(yè)醫(yī)療保險(xiǎn),技能培訓(xùn),技術(shù)領(lǐng)先,成長空間大,帶薪年假,年度調(diào)薪,各類獎(jiǎng)金補(bǔ)貼,聚餐旅游體檢,節(jié)日生日福利,股票期權(quán),老板nice
發(fā)布時(shí)間: 2018-05-08發(fā)布
職位描述
崗位職責(zé)：
1. 負(fù)責(zé)FPGA總體方案的設(shè)計(jì)、選型，進(jìn)行較復(fù)雜的FPGA單元架構(gòu)設(shè)計(jì)并撰寫設(shè)計(jì)文檔；
2. 負(fù)責(zé)HDL代碼設(shè)計(jì)、仿真資源和時(shí)序優(yōu)化，分析并解決開發(fā)過程中的問題；
3. 負(fù)責(zé)與軟、硬件工程師協(xié)作，進(jìn)行產(chǎn)品聯(lián)調(diào)、測試；
4. 參與項(xiàng)目需求分析，進(jìn)行產(chǎn)品定義、算法實(shí)現(xiàn)、系統(tǒng)功能分解等工作。
任職資格：
1. 碩士及以上學(xué)歷，電子相關(guān)專業(yè)；
2. 三年及以上相關(guān)工作經(jīng)驗(yàn)，有相關(guān)項(xiàng)目開發(fā)背景；
3. 熟練掌握Verilog，熟悉數(shù)字邏輯設(shè)計(jì)（包括模塊架構(gòu)設(shè)計(jì)、RTL編程、仿真驗(yàn)證等）；
4. 熟練使用主流廠商Xilinx或Altera、Lattice大規(guī)模FPGA芯片；
5. 精通VCS、Modelsim、Synplify、ISE/Quartus等EDA工具；
6. 有高速圖像處理經(jīng)驗(yàn)者優(yōu)先考慮；
7. 有高速接口（LVDS/ V-BY-ONE/HDMI/DP）工作經(jīng)驗(yàn)者優(yōu)先考慮。
職位發(fā)布者
吳珊珊
HR
7天
簡歷處理用時(shí)
100%
簡歷及時(shí)處理率
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