- 15萬-30萬/年
- 北京
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- 1-3年
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- 本科
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- 全職
職位誘惑: 五險一金,年底雙薪,股票期權(quán),技術(shù)領(lǐng)先,成長空間大,技能培訓(xùn),老板nice
發(fā)布時間: 2020-04-16發(fā)布
職位描述
公司具備國際化的專家團(tuán)隊(duì)，業(yè)界領(lǐng)先的技術(shù)儲備，提供具備競爭力的薪酬，目前加入有額外期權(quán)激勵。
崗位職責(zé)：
1. 數(shù)字SOC前端設(shè)計(jì)，根據(jù)市場要求，定義頂層或模塊級設(shè)計(jì)spec；根據(jù)設(shè)計(jì)spec完成詳細(xì)設(shè)計(jì)文檔，編寫HDL代碼；
2. RTL/布線前/布線后驗(yàn)證，根據(jù)驗(yàn)證需求完成項(xiàng)目的邏輯驗(yàn)證；
3. 綜合/時序分析/形式驗(yàn)證；
4. 生產(chǎn)產(chǎn)品的測試向量并與測試工程師完成測試向量的調(diào)試；
5. FPGA原型設(shè)計(jì)；
6. 與系統(tǒng)工程師一起完成FPGA原型或芯片的應(yīng)用級驗(yàn)證。
任職要求：
1. 碩士3年以上工作經(jīng)驗(yàn)，本科5年以上，微電子、電子、通信，半導(dǎo)體物理專業(yè)；
2. 熟悉前端設(shè)計(jì)語言：Verilog或VHDL；
3. 擅長RTL代碼，熟悉前后設(shè)計(jì)流程；
4. 熟悉驗(yàn)證與測試；
5. 良好的溝通和流利英語。
6. 良好責(zé)任感和團(tuán)隊(duì)合作能力
備注：此崗位接收能長期發(fā)展的實(shí)習(xí)生或應(yīng)屆畢業(yè)生（畢業(yè)前實(shí)習(xí)時間不少于70%）。實(shí)習(xí)生考勤一如正式員工，享受法定節(jié)假日，單雙休，簽實(shí)習(xí)協(xié)議，畢業(yè)前兩個月發(fā)OFFER，薪酬視實(shí)習(xí)期表現(xiàn)而定。
職位發(fā)布者
程付
HR
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