工作職責(zé)：
負(fù)責(zé)芯片高速接口設(shè)計(jì)開發(fā)，包含以下領(lǐng)域：
1、以太網(wǎng)接口：10G/25G/50G/40G/100G/200G/400G PCS 以及MAC；
2、Interlaken 接口：150G/300G/600G
任職要求：

1、教育背景 ：一本全日制碩士研究生畢業(yè)，985/211優(yōu)先
2、工作經(jīng)驗(yàn) ：從事芯片設(shè)計(jì)7年以上
3、專業(yè)知識(shí) ：
    1）、熟悉IEEE802.3協(xié)議；
    2）、熟悉芯片高速接口設(shè)計(jì)方法，掌握Lane Aligning、Deskew等設(shè)計(jì)方法；
    3）、熟悉超100G總線設(shè)計(jì)方法，掌握Multi-Segment總線結(jié)構(gòu)；
    4）、具有較強(qiáng)的Debug 能力；
    5）、具有較強(qiáng)Timing 優(yōu)化能力；
    6）、熟悉芯片設(shè)計(jì)相關(guān)流程。
4、技能要求 ：
    1）、精通Verilog 語(yǔ)言，掌握XRTL語(yǔ)言優(yōu)先；
    2）、掌握SVA，可以進(jìn)行較為復(fù)雜的斷言編寫；
    3）、熟悉Lint、CDC工具，VCS/NC/Questa 仿真器以及Verdi 波形工具；
    4）、了解SystemVerilog 語(yǔ)言，可以進(jìn)行簡(jiǎn)單的仿真用例開發(fā)；
    5）、掌握DC/Quartus 等綜合工具。
5、語(yǔ)言要求 ：
     1）、能熟練閱讀各類英文協(xié)議文檔；
     2）、能進(jìn)行簡(jiǎn)單的口語(yǔ)交流。
6、個(gè)性特征：
     有28ns 或者16ns 芯片流片成功經(jīng)驗(yàn)者優(yōu)先。