- 10萬-15萬/年
- 南京
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- 工作經(jīng)驗(yàn)不限
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- 本科
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- 全職
職位誘惑: 年終獎(jiǎng)金,年度旅游,節(jié)日禮物,福利好,五險(xiǎn)一金,交通補(bǔ)助,通訊津貼,天天下午茶,成長空間大,技術(shù)領(lǐng)先
發(fā)布時(shí)間: 2018-06-12發(fā)布
職位描述
崗位職責(zé)：
1.參與IP和SOC的架構(gòu)定義，制定功能規(guī)范
2.模塊級(jí)RTL設(shè)計(jì)、仿真驗(yàn)證及綜合
3.模塊級(jí)RTL設(shè)計(jì)、仿真驗(yàn)證及綜合
4.參與FPGA驗(yàn)證
任職要求：
1.熟悉Verilog/VHDL語言，熟練使用Synopsys或Cadence仿真工具
2.從事過復(fù)雜IP設(shè)計(jì)或者有SOC集成經(jīng)驗(yàn)
3.熟悉SystemVerilog及VMM/OVM/UVM驗(yàn)證方法者優(yōu)先
4.熟悉綜合、時(shí)序分析、形式驗(yàn)證等流程者優(yōu)先
5.有深亞微米流片經(jīng)驗(yàn)
職位發(fā)布者
齊榮
HR
7天
簡歷處理用時(shí)
100%
簡歷及時(shí)處理率
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