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北京晟德微集成電路科技有限公司

PLL集成電路設(shè)計(jì)工程師

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  • 50萬(wàn)-60萬(wàn)/年
  • 北京
  • |
  • 工作經(jīng)驗(yàn)不限
  • |
  • 碩士
  • |
  • 全職

職位誘惑: 參與具有挑戰(zhàn)性的前沿電路設(shè)計(jì)

發(fā)布時(shí)間: 2021-04-14發(fā)布

職位描述

 
1) PLL系統(tǒng)級(jí)設(shè)計(jì),包括Phase Noise指標(biāo)預(yù)算,行為級(jí)建模仿真等;
2) 各電路子模塊設(shè)計(jì),包括Charge pump, Divider, VCO, LPF,DSM等
 
要求:
1) 扎實(shí)的理論基礎(chǔ);
2) 實(shí)際產(chǎn)品量產(chǎn)經(jīng)驗(yàn);
3) 熟練使用Matlab,Cadence等仿真工具;
4) 對(duì)TRX系統(tǒng)架構(gòu)有一定了解,能參與系統(tǒng)技術(shù)方案規(guī)劃;
5) 指導(dǎo)版圖工程師layout;
6) 熟練掌握各種測(cè)試儀器;

職位發(fā)布者

senardmicro

HR

7天

簡(jiǎn)歷處理用時(shí)

100%

簡(jiǎn)歷及時(shí)處理率

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