工作職責(zé)：
參與RISC處理器核的設(shè)計(jì)，針對(duì)處理器核心流水線和相關(guān)邏輯執(zhí)行RTL設(shè)計(jì)對(duì)設(shè)計(jì)進(jìn)行優(yōu)化，以滿足時(shí)序、功耗、性能等指標(biāo) 與系統(tǒng)和軟件工程師團(tuán)隊(duì)合作定義高級(jí)架構(gòu) 參與下一代高性能處理器內(nèi)核的微體系結(jié)構(gòu)定義 協(xié)助設(shè)計(jì)驗(yàn)證，F(xiàn)PGA功能驗(yàn)證，綜合，功耗降低，時(shí)序收斂和平面布置 
崗位要求：
教育背景/程度：計(jì)算機(jī)、電子工程、微電子或相關(guān)專(zhuān)業(yè)；
經(jīng)驗(yàn)：計(jì)算機(jī)、電子或計(jì)算機(jī)等相關(guān)專(zhuān)業(yè)碩士以上學(xué)位 具有3年以上高性能微處理器設(shè)計(jì)和微體系結(jié)構(gòu)經(jīng)驗(yàn) 具有3年以上的Verilog RTL開(kāi)發(fā)經(jīng)驗(yàn)，精通CPU，SOC，GPU或ASIC設(shè)計(jì)工具 具備從設(shè)計(jì)到產(chǎn)品流片到芯片調(diào)試的開(kāi)發(fā)經(jīng)驗(yàn)
具備以下基本專(zhuān)業(yè)知識(shí)： - 處理器架構(gòu)，邏輯設(shè)計(jì)，高速數(shù)據(jù)總線 - 高速電路的RTL設(shè)計(jì)技術(shù)
任職資格：
1、微電子/電子工程/通信/計(jì)算機(jī)等相關(guān)專(zhuān)業(yè)碩士及以上學(xué)歷；
2、精通數(shù)字電路設(shè)計(jì)流程，精通RTL代碼書(shū)寫(xiě)，具有電路優(yōu)化的經(jīng)驗(yàn)；
3、熟悉處理器體系結(jié)構(gòu)，包括CPU編程模型、流水線架構(gòu)；
4、精通VCS/Deisgn compiler/PT等常見(jiàn)的IC軟件與開(kāi)發(fā)工具；
5、有以下某一方面的工作經(jīng)歷尤佳：
1）參與過(guò)CPU核的開(kāi)發(fā)；
2）參與過(guò)浮點(diǎn)單元的開(kāi)發(fā)；
3）參與過(guò)多核處理器的開(kāi)發(fā)；
工作地點(diǎn)：北京市海淀區(qū)中關(guān)村東路95號(hào)中科院自動(dòng)化所