- 30萬-50萬/年
- 上海
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- 1-3年
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- 碩士
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- 全職
職位誘惑: 年終獎(jiǎng)金,五險(xiǎn)一金,領(lǐng)先的美資公司
發(fā)布時(shí)間: 2019-10-09發(fā)布
職位描述
資深模擬電路工程師
FPGA芯片模擬電路的模塊開發(fā)，包括支持多協(xié)議的高速單端和差分IO， DDR, PLL, 帶隙基準(zhǔn)，定制的數(shù)字邏輯電路以及其他相關(guān)的模擬集成電路設(shè)計(jì)開發(fā)。
工作職責(zé)：
1. 根據(jù)產(chǎn)品要求制定IP架構(gòu)和規(guī)格，撰寫IP開發(fā)文檔
2. 用Verilog語言描述IP功能和驗(yàn)證功能
3. 電路設(shè)計(jì)實(shí)現(xiàn)，通過仿真保證電路功能和性能滿足要求
4. 指導(dǎo)版圖工程師完成版圖設(shè)計(jì)以及后仿真，優(yōu)化版圖設(shè)計(jì)
5. 和芯片集成團(tuán)隊(duì)的工程師協(xié)同工作完成電路的集成和流片
6. 芯片流片完成后，和測(cè)試工程師緊密合作完成電路的測(cè)試和調(diào)試
崗位要求：
1. 至少5年深亞微米模擬電路或混合電路設(shè)計(jì)經(jīng)驗(yàn)
2. 有至少以下一項(xiàng)相關(guān)設(shè)計(jì)經(jīng)驗(yàn): PLL, CDR, CTLE, BGR, DRIVER, IO, DDR, LVDS，custom logic.
3. 微電子或電子工程專業(yè)碩士/博士研究生， 掌握模擬電路設(shè)計(jì)技術(shù)，對(duì)深亞微米半導(dǎo)體技術(shù)有深刻的認(rèn)識(shí)
4. 熟悉Cadence模擬電路設(shè)計(jì)，版圖和仿真工具
5. 有強(qiáng)烈學(xué)習(xí)新技能的愿望，工作積極認(rèn)真
6. 良好的溝通能力和團(tuán)隊(duì)合作能力
7. 良好的英文口語和寫作能力
職位發(fā)布者
Jessica QIN 秦孫佳
Consultant
簡(jiǎn)歷處理用時(shí)
簡(jiǎn)歷及時(shí)處理率
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