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發(fā)布時間: 2022-02-17發(fā)布

職位描述

碩士畢業(yè)1年以上，本科畢業(yè)3年以上。
專業(yè)：通信工程，控制工程（自動化），電子科學與技術(shù)等
熟悉Verilog
項目經(jīng)歷有FPGA開發(fā)經(jīng)驗，或者數(shù)字前端開發(fā)經(jīng)歷，實現(xiàn)通信算法或者802.3協(xié)議

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劉先生

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領(lǐng)域: 消費電子,通信網(wǎng)絡(luò),智能硬件

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深圳市南山區(qū)西麗中興通訊工業(yè)園

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