職位描述
職位描述
我們正在尋找一位積極進取且注重細節(jié)的RTL設計和驗證工程師加入我們公司。該角色將專注于實現(xiàn)和驗證基于斯坦福大學多年研究的創(chuàng)新驗證技術的產(chǎn)品，我們正在擴展并將其轉(zhuǎn)變?yōu)楣I(yè)用途。 您將負責開發(fā)、調(diào)試和維護啄木鳥驗證IP的代碼，驗證IP將在形式化驗證環(huán)境中進行測試。 這是一個很好的機會，可以加入一個精英團隊，在一個具有挑戰(zhàn)的領域?qū)W習，貢獻和創(chuàng)新。 個人還將與客戶合作，將IP集成到他們的驗證流程中。
啄木鳥為選定的候選人提供有競爭力的薪酬，并具有公平性。工作地點可議，工作薪資可議。
主要職責
這些職責將根據(jù)候選人的技能和專業(yè)知識來定，并將包括以下幾項，但不限于：
深入了解 啄木鳥的IP和產(chǎn)品。
為我們的驗證解決方案創(chuàng)新新的功能和技術。
編寫規(guī)范文檔并對其進行維護。
與驗證工程師合作 制定測試計劃。
編寫 RTL 和 PSL 或 SVA 代碼。
確保邏輯設計符合架構規(guī)范。
設置 RTL 設計環(huán)境、工具、方法和基礎結構。
驗證覆蓋率和調(diào)試失敗率。
通過目標設計的微架構功能來擴展我們的IP的功能列表。
資格
具有電機/電子/計算機的本科,碩士,博士學位。

資深工程師：年資7+（本科）或5+（碩士,博士）具ASIC/IP/SoC設計驗證相關經(jīng)驗
工程師: 年資2~5 (本科, 碩士,博士 ) 具ASIC/IP/SoC設計驗證相關經(jīng)驗

熟悉計算機體系結構和先進的CPU知識。
在參數(shù)化和可配置的Verilog/SystemVerilog編碼方面擁有豐富的經(jīng)驗。
熟悉芯片前端設計流程，包括相關的第三方RTL驗證工具，形式化驗證和版本控制方法/系統(tǒng)，如Perforce或GIT。
精通Linux用戶，具有至少一種編程語言（如C，C++或Java）的經(jīng)驗，以及一種用于設置前端設計基礎架構和構建環(huán)境的腳本語言（如 shell, Perl, Tcl）。
通過形式化模型檢查工具和概念證明的知識和經(jīng)驗。
熟悉使用云計算平臺，如AWS或GCP。
較強的 分析和 解決問題的能力。
能夠在各種抽象級別上獨立工作。
良好的溝通，人際交往和團隊合作。
強烈希望學習創(chuàng)業(yè)環(huán)境中所需的各種技能。
能夠與內(nèi)部和外部團隊/客戶有效合作。
首選技能
具有 SoC架構、集成和/或驗證方面的經(jīng)驗。
熟悉 IP 加密方法和實施。
具有ACE，AHB，AXI等片上總線協(xié)議的經(jīng)驗。
了解DFT（測試設計），DFD（調(diào)試設計）和 CP/FT測試流程。 
具有硅后驗證/調(diào)試經(jīng)驗。
對高級語言編譯器技術的基本了解。